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Curriculum Vitae of
寺田 晃太朗 / Kotaro Terada

Position

Apr. 2018 – present
Software Engineer, Yahoo Japan Corporation

May 2018 – present
Chief Technical Advisor, Tribox Inc.

Contact Info

Email: kotaro [at] tribox.jp
GitHub: @kotarot

Degrees

Doctor of Engineering, Waseda University, Mar. 2018.
Master of Engineering, Waseda University, Mar. 2015.
Bachelor of Engineering, Waseda University, Mar. 2014.

Education

Apr. 2015 – Mar. 2018
Doctor of Engineering, Department of Computer Science and Communications Engineering, Waseda University, Japan. (Supervisor: Prof. Nozomu Togawa)

Apr. 2014 – Mar. 2015
Master of Engineering, Department of Computer Science and Communications Engineering, Waseda University, Japan. (Supervisor: Prof. Nozomu Togawa)

Apr. 2010 – Mar. 2014
Bachelor of Engineering, Department of Computer Science and Engineering, Waseda University, Japan. (Supervisor: Prof. Nozomu Togawa)

Apr. 2007 – Mar. 2010
Waseda University Honjo Senior High School.

Job Experience

Apr. 2016 – Mar. 2018
JSPS Research Fellow

Oct. 2014 – Mar. 2015
Technical Advisor, Tribox Inc.
My work was developing tribox.com, store.tribox.com, triboxstickers.com, and contest.tribox.com

Research Interests

VLSI design, electronic design automation (EDA), high-level synthesis, combinatorial optimization, CMOS annealing, quantum annealing, and quantum computer

Publications

Journals

  1. K. Terada, M. Yanagisawa, and N. Togawa, "A bitwidth-aware high-level synthesis algorithm using operation chainings for Tiled-DR architectures," IEICE Trans. on Fundamentals of Electronics, Communications and Computer Sciences, vol. E100-A, no. 12, pp. 2911–2924, Dec. 2017.
  2. K. Terada, M. Yanagisawa, and N. Togawa, "A high-level synthesis algorithm with inter-island distance based operation chainings for RDR architectures," IEICE Trans. on Fundamentals of Electronics, Communications and Computer Sciences, vol. E98-A, no. 7, pp. 1366–1375, Jul. 2015.

International Conferences

  1. K. Kanamaru, "An Ising model representation of rectangle packing problem," 2018 Adiabatic Quantum Computing Conference (AQC 2018), Moffett Field, CA, USA, Jun. 2018. (poster, collaboration work with K. Terada, D. Oku, S. Tanaka, M. Hayashi, M. Yamaoka, M. Yanagisawa, and N. Togawa)
  2. K. Terada, D. Oku, S. Kanamaru, S. Tanaka, M. Hayashi, M. Yamaoka, M. Yanagisawa, and N. Togawa, "A fully-connected Ising model embedding method and its evaluation for CMOS annealing machines," Design Automation Conference 2018 (DAC 2018), Work-in-Progress Poster Session, San Francisco, CA, USA, Jun. 2018. (poster)
  3. K. Terada, D. Oku, S. Kanamaru, S. Tanaka, M. Hayashi, M. Yamaoka, M. Yanagisawa, and N. Togawa, "An Ising model mapping to solve rectangle packing problem," in Proc. of 2018 International Symposium on VLSI Design, Automation and Test (VLSI-DAT), Hsinchu, Taiwan, Apr. 2018.
  4. K. Terada, M. Yanagisawa, and N. Togawa, "A floorplan-driven high-level synthesis algorithm with multiple-operation chainings based on path enumeration," in Proc. of 2015 IEEE International Symposium on Circuits and Systems (ISCAS), pp. 2129–2132, Lisbon, Portugal, May 2015.
  5. K. Terada, M. Yanagisawa, and N. Togawa, "A floorplan-driven high-level synthesis algorithm with operation chainings using chaining enumeration," in Proc. of 2014 IEEE Asia Pacific Conference on Circuits and Systems (APCCAS), pp. 248–251, Ishigaki, Japan, Nov. 2014.

Domestic Conferences

  1. 寺田晃太朗, 田中宗, 林真人, 山岡雅直, 柳澤政生, 戸川望, "20KスピンCMOSアニーリングマシンを対象とした完全結合イジングモデルマッピング手法," 日本物理学会2017年秋季大会, 盛岡市, Sep. 2017.
  2. 寺田晃太朗, 田中宗, 林真人, 山岡雅直, 柳澤政生, 戸川望, "20KスピンCMOSアニーリングマシンを対象とした完全結合イジングモデルマッピング手法と評価," 情報処理学会DAシンポジウム2017論文集, pp. 163–168, 加賀市, Sep. 2017.
  3. 長谷川健人, 石川遼太, 寺田晃太朗, 川村一志, 多和田雅師, 戸川望, "組込みデバイスとFPGAを用いたナンバーリンクソルバの設計と実装," 情報処理学会DAシンポジウム2017ポスター発表, 加賀市, Aug. 2017. (ポスター発表)
  4. 寺田晃太朗, 柳澤政生, 戸川望, "演算ビット幅に基づく演算チェイニングを用いたRDRアーキテクチャ向け性能指向高位合成手法," 電子情報通信学会2016年ソサイエティ大会講演論文集, p. 71, 札幌市, Sep. 2016.
  5. 寺田晃太朗, 長谷川健人, 川村一志, 多和田雅師, 戸川望, "機械学習とFPGAを用いたナンバーリンクソルバ," 情報処理学会DAシンポジウム2016ポスター発表, 加賀市, Sep. 2016. (ポスター発表)
  6. 寺田晃太朗, 柳澤政生, 戸川望, "DFGのクリティカルパス最適化に基づく演算チェイニングを用いたRDRアーキテクチャ対象高位合成手法," 信学技報, VLD2016-05, pp. 41–46, 北九州市, May 2016.
  7. 寺田晃太朗, 川村一志, 多和田雅師, 藤原晃一, 戸川望, "機械学習を用いたナンバーリンクソルバ," 情報処理学会DAシンポジウム2015ポスター発表, 加賀市, Aug. 2015. (ポスター発表)
  8. 寺田晃太朗, 柳澤政生, 戸川望, "演算チェイニングの候補列挙・選択アルゴリズムを用いたフロアプラン指向高位合成手法," 情報処理学会DAシンポジウム2015論文集, pp. 17–22, 加賀市, Aug. 2015.
  9. 寺田晃太朗, 柳澤政生, 戸川望, "多段演算チェイニングを利用した配線遅延を考慮した高位合成手法," 情報処理学会DAシンポジウム2014論文集, pp. 115–120, 下呂市, Aug. 2014.
  10. 寺田晃太朗, 柳澤政生, 戸川望, "演算チェイニング候補列挙に基づく配線遅延を考慮した高位合成手法," 第27回回路とシステムワークショップ論文集, pp. 440–445, 淡路市, Aug. 2014.

Awards

  1. 情報処理学会 DAシンポジウム2017 アルゴリズムデザインコンテスト 最優秀賞
  2. 情報処理学会 DAシンポジウム2016 アルゴリズムデザインコンテスト 最優秀賞
  3. 情報処理学会 DAシンポジウム2016 アルゴリズムデザインコンテスト 特別賞
  4. 情報処理学会 第176回システムとLSIの設計技術研究発表会 優秀発表学生賞
  5. 情報処理学会 DAシンポジウム2015 アルゴリズムデザインコンテスト 優秀賞 (学生部門)

Grants

  1. Jun. 2017 – Mar. 2018, Waseda Research Institute for Science and Engineering, Grant-in-Aid for Young Scientists (Early Bird)
  2. Apr. 2016 – Mar. 2018, JSPS KAKENHI Grant-in-Aid for JSPS Fellows

Other works

Hackathon

Hack Day 2017

Project title: ファンさん
Team: けんけんぱ
Prize: Good award (優秀賞)

Hack Day 2016

Project title: コネクトガール (Connect Girls)
Team: すすわたり
Prize: Short list
Source code: GitHub
Media: ねとらぼ, 週間アスキー No. 1073, and more.

Contributions to Open Source Projects

Speed cubing — Red Bull

Speed cubing — WCA

My WCA results

3×3×3 Blindfolded

3×3×3 Fewest Moves

Clock

Pyraminx

Other events